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Offre proposée par

Cea

CEA

Stage - Accélération matérielle sur FPGA d'un algorithme d'optimisation H/F

Palaiseau, Île-de-France Energie / Matériaux / Mécanique
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Détail de l'offre

Informations générales

Entité de rattachement

Le Commissariat à l'énergie atomique et aux énergies alternatives (CEA) est un organisme public de recherche.

Acteur majeur de la recherche, du développement et de l'innovation, le CEA intervient dans le cadre de ses quatre missions :
. la défense et la sécurité
. l'énergie nucléaire (fission et fusion)
. la recherche technologique pour l'industrie
. la recherche fondamentale (sciences de la matière et sciences de la vie).

Avec ses 16000 salariés -techniciens, ingénieurs, chercheurs, et personnel en soutien à la recherche- le CEA participe à de nombreux projets de collaboration aux côtés de ses partenaires académiques et industriels.

Référence

2021-16050

Description de l'unité

Dans le cadre de ses activités en conception matérielle, le Laboratoire Environnement de Conception et Architecture (LECA) propose des méthodes d'optimisation innovantes pour les outils de conception de circuits électroniques. Ces circuits étant de plus en plus complexes, la taille des problèmes d'optimisation devient un facteur limitant pour la réalisation des futures architectures de calcul.

Description du poste

Domaine

Composants et équipements électroniques

Contrat

Stage

Intitulé de l'offre

Stage - Accélération matérielle sur FPGA d'un algorithme d'optimisation H/F

Sujet de stage

Les ressources de calcul reconfigurables de type FPGA sont de plus en plus considérées comme une solution efficace pour l'accélération d'algorithmes logiciels gourmands en temps de calcul. Le principe est de déporter les sections les plus coûteuses du logiciel vers une architecture matérielle spécifique, implémentée sur le FPGA. De par les possibilités de parallélisme offertes ainsi que la possibilité de réaliser une structure matérielle dédiée, des facteurs d'accélération importants peuvent être obtenus.

Durée du contrat (en mois)

6

Description de l'offre

Ce stage s'intéresse à l'accélération d'une heuristique de type recuit simulé afin de tirer parti des ressources d'accélération disponibles sur les FPGA modernes. L'exécution logicielle de ce type d'algorithmes nécessite un très grand nombre d'itérations, et potentiellement plusieurs heures de calcul. Dans un premier temps, le/la candidat(e) prendra en main l'algorithme considéré, ce qui lui permettra d'implémenter le cœur de l'algorithme en VHDL (un outil de synthèse haut niveau pourra être utilisé). Ensuite, il/elle intégrera l'architecture matérielle de l'accélérateur dans l'environnement du laboratoire pour une exécution sur une plate-forme FPGA de Xilinx afin de le tester et d'évaluer ses performances et consommation énergétique.

Moyens / Méthodes / Logiciels

langages VHDL, C - outils de conception Xilinx (Vivado)



Profil du candidat

Le profil recherché est en dernière année de master recherche ou diplôme ingénieur (BAC+5). La maîtrise du langage de programmation matérielle VHDL et celle du langage C sont indispensables. Des connaissances en optimisation combinatoire et en conception FPGA seront appréciées.